L’essor de la vague d’IA pousse le secteur des semi-conducteurs vers une transformation de sa carte industrielle. Les techniques d’advanced packaging (封裝) qui étaient auparavant considérées comme relevant de la phase de procédé en aval sont désormais devenues une partie clé de la chaîne d’approvisionnement des puces IA. Alors que le prix moyen des plaquettes CoWoS de TSMC dépasse les 10 000 dollars et se compare à des procédés avancés de 7 nm, l’industrie du test et du packaging évolue d’une concurrence axée sur les « faibles marges » vers des domaines à « forte valeur ».
En parallèle, Intel EMIB s’impose discrètement, et la dynamique concurrentielle sur le marché du packaging avancé commence également à montrer des changements subtils.
CoWoS n’est plus seulement un procédé en aval ; revalorisation de la tarification du packaging
Auparavant, le packaging était vu comme une partie de la fabrication de puces apportant une valeur ajoutée plus faible. Cependant, avec l’augmentation rapide des exigences des puces IA en matière de densité de calcul et de largeur de bande mémoire, cette perception a été totalement renversée. Selon le Economic Daily News (工商時報), grâce à des architectures de packaging 2.5D et 3D, combinant la technique de superposition de puces (die stacking) et l’intégration hétérogène, le packaging avancé devient un chemin clé permettant de prolonger la loi de Moore, et influencera directement les performances, la consommation d’énergie et l’architecture système des puces IA.
Les données de marché prouvent encore plus cette revalorisation des prix : des acteurs de l’industrie des puces indiquent que le prix de vente moyen par plaquette CoWoS est d’environ 10 000 dollars, ce qui est déjà comparable au procédé avancé de 7 nm.
En même temps, le packaging avancé ne dépend pas de machines EUV coûtant des centaines de millions de dollars, et l’investissement en capital (capex) est relativement plus faible. Avec l’introduction d’équipements de fabricants taïwanais comme 弘塑 (3131), 均華 (6640), 萬潤 (6187), etc., cela forme une structure de profit de type « prix élevés, amortissement faible », et le potentiel de marge brute se rapproche rapidement des procédés avancés.
Le modèle commercial de TSMC change : la part du packaging dans le chiffre d’affaires continue de grimper
L’essor du packaging avancé modifie aussi fondamentalement le modèle commercial de TSMC. En 2025, le packaging avancé représente environ une dizaine de points de pourcentage de la part du chiffre d’affaires total de TSMC, et ce chiffre augmente encore à mesure que la demande pour les puces IA continue de croître. Le positionnement de TSMC évolue progressivement d’une « fonderie de plaquettes (晶圓代工) » traditionnelle vers un « service d’intégration au niveau système (系統級整合服務) », et la valeur stratégique du maillon packaging est considérablement renforcée.
La vitesse d’expansion des capacités reflète encore plus la confiance du marché. Les analystes estiment que les capacités de packaging avancé de TSMC atteindront environ 1,3 million de puces en 2026, et défieront les 2 millions en 2027 ; côté offre, l’entreprise s’efforcera à plein temps de rattraper le manque en demande.
Sur le plan du déploiement technologique, TSMC pousse aussi activement la pile tridimensionnelle SoIC et la plateforme d’intégration COUPE pour la photonique au silicium. En combinant calcul et communications optiques dans une même architecture de packaging via le packaging co-emballé optoélectronique (CPO), TSMC vise à réduire davantage la consommation d’énergie et à améliorer l’efficacité de transmission.
L’ascension d’Intel EMIB : que pensent les analystes du paysage concurrentiel du packaging ?
En parallèle, le 28 juin, l’analyste Citrini Jukan a publié sur la plateforme de réseau social X, révélant que de nombreux ingénieurs seniors auraient, selon des rumeurs, rejoint progressivement l’équipe de packaging avancé d’Intel EMIB. Il est attendu qu’EMIB soit capable de conquérir une certaine part de marché d’une taille donnée.
L’internaute @christophauto a également mentionné, dans sa réponse, les limites actuelles d’expansion de CoWoS. Il a indiqué que lorsque CoWoS utilise une couche d’interposition en silicium à grande surface (大面積矽中介層) et que la taille des masques augmente, la difficulté et le coût du collage des masques (reticle stitching) augmenteront rapidement, affectant également le rendement ; de plus, l’expansion de la surface de la couche d’interposition en silicium accroîtra aussi le risque de gauchissement (warpage). Par ailleurs, la découpe d’une plaquette circulaire en une interposition rectangulaire (圓形晶圓切割方形中介層) présente de toute façon un problème de perte de surface difficile à éviter.
À l’inverse, EMIB supprime la couche d’interposition en silicium à grande surface, et utilise une structure où de petits ponts en silicium s’insèrent dans un substrat organique : elle offre une plus grande flexibilité. Une fois un substrat en verre introduit, la stabilité thermique est encore améliorée, et la compétitivité en termes de coût ressort davantage.
Le revers de la médaille, c’est que la taille de la zone des ponts en silicium d’EMIB et la densité de câblage limitent la largeur de bande d’interconnexion. La distance de transmission est plus longue et la latence est légèrement plus élevée que celles de CoWoS, ce qui constitue un obstacle majeur pour les fabricants de GPU dont les exigences en matière de bande passante sont extrêmement strictes. De plus, TSMC développe également activement la technologie de packaging au niveau de panneau CoPoS ( (面板級封裝)). En remplaçant le panneau rectangulaire par la plaquette circulaire, cette approche résout directement les limites liées au collage des masques et au gaspillage de plaquettes, avec une entrée en production de masse prévue au plus tôt entre 2028 et 2029.
(陳立武封神！Citrini 評 Intel 「今年最出色財報」盼承接台積電 CoWoS 外溢需求)
La concurrence et la coopération se font en parallèle : le piédestal de CoWoS ne sera pas ébranlé à court terme
Sur le plan des relations concurrentielles dans les applications, CoWoS est particulièrement apprécié dans les scénarios d’entraînement IA qui demandent une forte bande passante, comme la forte connexion en profondeur de Nvidia Blackwell et de la prochaine architecture Rubin. EMIB, grâce à son avantage en coûts et à la flexibilité du packaging de grande taille, prend progressivement pied sur les marchés d’inférence et sur ceux où des opérateurs cloud développent leur propre ASIC, par exemple Google qui prévoit d’introduire TPU v9 en 2027.
Cependant, entre TSMC CoWoS et Intel EMIB, il ne s’agit pas uniquement d’une relation concurrentielle. Lors des précédentes réunions d’actionnaires/présentations aux analystes, TSMC a déjà indiqué qu’elle ouvrirait l’accès à des puces de calcul pour permettre l’utilisation d’Intel EMIB packaging, formant une complémentarité de répartition en amont et en aval.
La concurrence dans ce packaging avancé est, dans l’essence, un processus de maturation du marché en couches : les scénarios d’entraînement GPU en haut de pile sont dominés par CoWoS, tandis que l’inférence et le marché des ASIC sont conquis par EMIB. La position de TSMC sur son trône reste stable à court terme, mais la refonte du paysage du packaging ne fait que commencer.
Cet article, « CoWoS : le prix moyen des plaquettes dépasse 10 000 dollars ; le packaging avancé, nouvel moteur de profit de TSMC », apparaît pour la première fois dans Lien News ABMedia.
