Abertura
A Huawei anunciou formalmente a “Lei de Tau (τ)” a 25 de maio de 2026, no Simpósio Internacional de Circuitos e Sistemas, em Xangai, assinalando a primeira proposta da China de um princípio orientador para o desenvolvimento da indústria global de semicondutores. He Tingbo, diretor da Huawei e presidente do negócio de semicondutores, fez o discurso principal intitulado “Exploração e Prática de Novas Vias de Desenvolvimento de Semicondutores”. No mesmo dia, He publicou um artigo revisto por pares, intitulado “Uma Teoria de Escalonamento Temporal para Sistemas Eletrónicos Multicamada”, na plataforma de preprints da Academia Chinesa de Ciências, fornecendo uma explicação técnica detalhada e uma base teórica para a nova lei.
A Lei de Tau propõe substituir o “escalonamento geométrico” — a abordagem tradicional de reduzir o tamanho dos transístores — pelo “escalonamento por tempo (τ)” como princípio fundamental de otimização para a evolução de semicondutores e sistemas eletrónicos. De acordo com o enquadramento da Huawei, esta mudança responde à realidade de que a Lei de Moore já não traz benefícios significativos após o nó de 7 nanómetros, e o acesso a tecnologias avançadas de litografia passou a estar severamente limitado e economicamente proibitivo para muitos fabricantes de chips. Ao comprimir de forma sistemática os atrasos de propagação do sinal através de técnicas de inovação, como o “logic folding” e o aumento contínuo da densidade de transístores, a Lei de Tau tem como objetivo alcançar uma evolução sustentada dos semicondutores sem depender principalmente do avanço dos nós de processo.
O anúncio desencadeou uma resposta imediata do mercado: as ações de semicondutores chinesas dispararam a 25 de maio, com a China Integrated Circuits (SMIC) a negociar perto do limite de alta, a Huahong Semiconductor a aproximar-se de um limite de alta de 20%, e fornecedores de equipamento Triotech (688072.SH) e Shengmei Shanghai (688082.SH) a registarem ganhos significativos.
O Escalonamento por Tempo (τ) Substitui o Escalonamento Geométrico
A Lei de Tau redefine fundamentalmente o principal alvo de otimização da indústria de semicondutores. Em vez de se focar exclusivamente em reduzir as dimensões dos transístores, propõe uma redução sistemática da constante de tempo característica τ — o tempo necessário para que os sinais se propaguem através de cada camada do sistema eletrónico —, indo do chaveamento ao nível de picosegundos até à resposta a nível de segundos em cargas de trabalho de centros de dados.
Historicamente, a principal tarefa da indústria de semicondutores centrou-se num único objetivo: reduzir o tamanho dos transístores. Gordon Moore observou, em 1965, que a densidade de transístores duplicava aproximadamente de dois em dois anos. Uma década depois, a teoria de escalonamento de Robert Dennard complementou esta observação, demonstrando que uma redução proporcional de tensão e tamanho podia manter constante a força do campo elétrico. O escalonamento geométrico e o escalonamento de Dennard, em conjunto, permitiram melhorias exponenciais em desempenho por watt e desempenho por dólar ao longo de quase cinquenta anos.
De acordo com o artigo publicado por He Tingbo, este contrato da indústria perdeu aplicabilidade. Para além do nó de 7 nanómetros, o escalonamento geométrico já não entrega benefícios proporcionais. O design avançado de chips no nó de 2 nanómetros excede atualmente 1 mil milhões de dólares no orçamento de desenvolvimento. Para empresas como a Huawei, que não têm acesso ao equipamento de litografia mais avançado, estas limitações chegaram mais cedo e acarretam consequências mais severas.
Nos últimos seis anos, a equipa de semicondutores da Huawei realizou investigação aprofundada em SoCs móveis, aceleradores de IA, arquitetura de sistemas e empacotamento. A conclusão foi: a resposta não passa por adotar novos nós de processo ou arquiteturas de transístores, mas por mudar fundamentalmente o próprio objetivo de otimização. Em vez do escalonamento geométrico, o futuro desenvolvimento de sistemas eletrónicos deve prosseguir o escalonamento temporal — reduzir de forma sistemática a constante de tempo característica τ em todas as camadas da pilha, do chaveamento a nível de picosegundos até aos tempos de resposta a nível de segundos em data centers.
Com base neste princípio, a Huawei desenhou com sucesso e produziu em massa 381 chips ao longo dos últimos seis anos. A empresa vai lançar, neste outono, novos chips de smartphone Kirin que implementam plenamente a tecnologia de logic folding, com desempenho substancialmente melhorado.
He Hui, diretor de análise de semicondutores da Omdia para a China, explicou que o princípio da Lei de Tau aplica princípios de alta transmissão e baixa latência, vindos das redes de comunicação, aos “miolos” do chip, em vez de depender apenas de nós de processo avançados para criar espaço de escalonamento e aumentar a contagem de transístores. Sublinhou ainda que, face às limitações dos processos avançados, a Huawei combina as suas vantagens técnicas com experiência em tecnologia de comunicação e com materiais dielétricos melhorados para ultrapassar limites físicos e procurar avanços tecnológicos alternativos.
Logic Folding como Tecnologia Central
O artigo de He Tingbo identifica o logic folding como a implementação técnica central da Lei de Tau. O artigo defende que a essência da Lei de Moore não é a redução geométrica, mas a tecnologia que entrega o maior impacto para os utilizadores finais. Transístores menores melhoram o desempenho do sistema porque comutam mais rapidamente. Linhas de interligação mais densas melhoram o desempenho porque as distâncias de transmissão do sinal encurtam. Integração mais elevada melhora o desempenho porque os dados atravessam menos fronteiras. Cada geração de tecnologia comprime fundamentalmente o tempo — de picosegundos para nanosegundos ao nível do dispositivo, de nanosegundos para microssegundos ao nível do chip, de microssegundos para segundos ao nível do sistema. O escalonamento espacial serve apenas como uma ferramenta para comprimir o tempo.
Assim, o próprio tempo deve funcionar como padrão de medição primário. Em cada camada da pilha — transístor, circuito, chip e sistema — pode ser definida uma constante de tempo característica τ, e reduzi-la serve como objetivo de otimização unificado. O escalonamento geométrico torna-se uma abordagem técnica entre muitas, em vez de ser o único método.
Paul Triolo, sócio e vice-presidente do Albright Stonebridge Group e líder de política tecnológica para a China, interpretou a Lei de Tau da seguinte forma: a abordagem da Huawei é simples — o progresso futuro em semicondutores já não depende principalmente da redução do tamanho geométrico, mas sim da compressão da constante de tempo efetiva τ nas camadas de dispositivo, circuito, chip e sistema. Ao nível do dispositivo, este mecanismo reduz resistência e capacitância. Ao nível do circuito, significa usar uma arquitetura de “logic folding” tridimensional para encurtar fios e percursos do sinal. Ao nível do chip, significa arquitetura hardware-software e co-design em silício. Ao nível do sistema, significa reduzir a latência de interligação através de semântica unificada de memória e de SuperPods fortemente integradas.
Quanto ao logic folding especificamente, Triolo explicou que a Huawei o descreve como uma transição do layout tradicional bidimensional para uma arquitetura de empilhamento vertical, na qual múltiplas camadas lógicas se dobram para cima ao longo do eixo Z. Analogia da Huawei: a transição de casas de um piso para edifícios de vários andares ligados por elevadores. O objetivo é direto: sem depender completamente da redução do tamanho do transístor, reduzir a distância de propagação do sinal, encurtar caminhos críticos e aumentar a densidade efetiva de transístores para alcançar melhorias de desempenho.
De acordo com o artigo, o primeiro teste em escala de produção do escalonamento por τ ocorreu em aplicações de dispositivos móveis. Os SoCs de smartphones têm características únicas: um único chip constitui todo o sistema. Não é possível implementar arquiteturas paralelas com múltiplas tomadas; nem mesmo milhares de nós conseguem compensar velocidades de ligação lentas. Todo o desempenho entregue aos utilizadores origina-se num único chip que consome apenas alguns watts e é limitado pelos limites de dissipação de calor das formas dos dispositivos portáteis.
Além disso, após 2020, à medida que o acesso a nós de processo avançados ficou restringido, a questão crítica tornou-se: com nós de processo fixos, como é que as melhorias de desempenho geracionais podem continuar num único chip?
A resposta da Huawei: logic folding. O logic folding é uma metodologia de desenho que divide circuitos digitais, analógicos e de armazenamento em camadas ativas empilhadas verticalmente seguindo princípios de escalonamento temporal, alcançando otimização coordenada entre desempenho, consumo de energia e área.
He Tingbo afirmou que o chip de smartphone “Kirin 2026” representa a primeira implementação bem-sucedida do logic folding. Com base em princípios totalmente novos de design de lógica livre, estende-se de uma arquitetura de camada única para uma arquitetura de duas camadas e alcança melhorias substanciais na densidade de transístores e métricas relacionadas. “Conseguimos uma série de avanços difíceis de obter apenas através de tecnologia de processo avançada”, disse He. Estas inovações irão, progressivamente, chegar aos chips de produção em 2027 e além.
“Na próxima década, continuaremos a avançar no sentido de uma folding abrangente, até mesmo em multi-camadas, otimizando continuamente o desempenho de ponta a ponta, desde dispositivos, circuitos, chips e sistemas”, declarou He.
Triolo assinalou que esta abordagem não é totalmente inédita do ponto de vista tecnológico. A indústria de semicondutores tem seguido esta direção há anos — a vantagem atual da NVIDIA não deriva apenas da densidade de transístores, mas também da integração a nível de sistema; a AMD procura empilhamento de chiplets e empacotamento avançado; o sucesso das séries M da Apple deve-se substancialmente à localização de memória e à integração vertical hardware-software. “A abordagem da Huawei destila estas tendências e eleva-as a uma solução abrangente para a era pós-Lei de Moore”, disse Triolo.
De acordo com o artigo, o logic folding em SoCs móveis alcançou um aumento em degrau de 55% na densidade de transístores e um ganho de 41% em eficiência energética em nós de dispositivo fixos (tecnologia de processo inalterada). O artigo projeta que, até 2031, a densidade de transístores irá aumentar de 155 MT/mm² (milhões de transístores por milímetro quadrado) para 400+ MT/mm² nos níveis de dispositivo e circuito. A declaração oficial da Huawei indicou que, até 2031, chips avançados baseados na Lei de Tau alcançarão uma densidade de transístores equivalente à tecnologia de processo de 1,4 nanómetro.
Impacto na Indústria de Semicondutores da China
Na competição global de semicondutores, a indústria de semicondutores da China enfrenta os maiores desafios e pressões devido às limitações na tecnologia de litografia avançada. No entanto, a Lei de Tau da Huawei e múltiplos protótipos de chips fornecem uma nova direção para a indústria de semicondutores da China — e para a indústria global de semicondutores — no sentido de alcançar evolução contínua na era pós-Lei de Moore.
De maio de 2020 a maio de 2026, a Huawei desenhou e produziu em massa 381 chips para os mercados móveis, de inteligência artificial, automóvel, industrial e de infraestruturas. Ao longo deste portefólio de produtos, a teoria do escalonamento por τ recebeu validação.
A Huawei afirmou no seu artigo que, olhando para o futuro, as frequências dos núcleos de CPU são projetadas para atingir 4 GHz e acima até 2029. A eficiência energética do Kirin SoC é projetada para melhorar mais do que o dobro nos próximos três a cinco anos em cenários típicos de utilização. A integração de hardware de IA é projetada para aumentar mais do que 100 vezes até 2035.
He Tingbo afirmou que, de 2026 a 2035, à medida que várias tecnologias exploratórias vão sendo progressivamente convertidas em produtos, a densidade de transístores continuará a aumentar, a frequência de operação continuará a crescer e a empresa continuará a lançar chips de smartphone de alto desempenho. “A nossa solução funciona e funciona bem. O desempenho dos nossos novos chips consegue manter totalmente benchmarking contínuo face a vias alternativas.”
Relativamente ao desenvolvimento futuro da indústria de semicondutores, He Tingbo afirmou: “O futuro certamente pertence à cooperação aberta. Sob a via da Lei de Tau, prevemos uma colaboração próxima com cientistas, engenheiros e parceiros industriais globais para avançar em conjunto o desenvolvimento da indústria de semicondutores e de eletrónica.”
He Hui avaliou que a própria divulgação da Huawei demonstra uma postura: procurar otimização a nível de sistema, em vez de competir puramente com limites físicos, constitui uma tentativa positiva à medida que a Lei de Moore baseada em silício se aproxima de limites fundamentais.
Hu Yanping, professora catedrática distinguida da Universidade de Finanças e Economia de Xangai, especializada em indústrias de tecnologia inteligente e em investigação sobre economia inteligente, caracterizou a Lei de Tau como essencialmente desbloquear perspetivas espácio-temporais de computação de chips ao estilo da Huawei: aplicar princípios de transformação de lógica livre, otimização física de constantes de tempo, logic folding para aumento de densidade, coordenação de ponta a ponta para melhoria de eficiência e reconstrução do sistema para redução de latência. Trata-se de um novo enquadramento distinto de perspetivas anteriores que enfatizavam precisão de processo, DUV multi-exposição e taxas de rendimento, com caraterísticas de evolução por fusão tecnológica multidimensional que não envolvem apenas adição e otimização. Os observadores da indústria deverão avaliar não apenas o logic folding, mas perceber o que a filosofia de design de lógica livre representa fundamentalmente.
Hu Yanping concluiu que a Lei de Tau constitui tanto inovação teórica como exploração prática. “À medida que o caminho avança, ela estende-se gradualmente para muito além do panorama familiar da indústria de semicondutores.”
FAQ
P: O que é a Lei de Tau e em que difere da Lei de Moore?
R: A Lei de Tau, formalmente anunciada pela Huawei a 25 de maio de 2026, propõe substituir o “escalonamento geométrico” (redução do tamanho dos transístores) por “escalonamento por tempo (τ)” (redução dos atrasos de propagação do sinal) como princípio orientador para a evolução dos semicondutores. A Lei de Moore, baseada no facto de a densidade de transístores duplicar aproximadamente de dois em dois anos, já não entrega benefícios proporcionais para além do nó de processo de 7 nanómetros. A Lei de Tau aborda isso reduzindo de forma sistemática a constante de tempo característica τ em todas as camadas — do chaveamento do transístor (picosegundos) até à resposta do centro de dados (segundos) — permitindo melhorias de desempenho sem depender principalmente do avanço dos nós de processo.
P: O que é logic folding e como funciona?
R: Logic folding é a técnica de implementação central da Lei de Tau. Faz a transição de layouts tradicionais de chips bidimensionais para empilhamento vertical tridimensional, em que múltiplas camadas lógicas se dobram para cima ao longo do eixo Z. Usando a analogia da Huawei, assemelha-se à transição de casas de um piso para edifícios de vários andares ligados por elevadores. Ao reduzir a distância de propagação do sinal, encurtar caminhos críticos e aumentar a densidade efetiva de transístores sem depender de nós de processo menores, o logic folding alcança melhorias de desempenho. Em nós de processo fixos, a implementação da Huawei atingiu um aumento de 55% na densidade de transístores e de 41% na eficiência energética.
P: Quais são as melhorias de desempenho projetadas pela Huawei com a Lei de Tau?
R: De acordo com o artigo publicado pela Huawei, as frequências dos núcleos de CPU são projetadas para atingir 4 GHz e acima até 2029. A eficiência energética do Kirin SoC é projetada para melhorar mais do que o dobro nos próximos três a cinco anos em condições típicas de utilização. A integração de hardware de IA é projetada para aumentar mais do que 100 vezes até 2035. Até 2031, chips avançados baseados na Lei de Tau irão alcançar uma densidade de transístores equivalente à tecnologia de processo de 1,4 nanómetro.
