開場
華為於 2026 年 5 月 25 日在上海舉辦的國際電路與系統研討會上正式宣布「Tau（τ）法」，標誌著中國首次提出全球半導體產業發展的指導性原則。華為董事、半導體業務總裁何庭波發表以「新半導體發展路徑的探索與實踐」為題的主題演講。同日，何庭波也在中國科學院的預印平台發表經同行評審的論文「多層電子系統的時間縮放理論」，就新法提供了詳細的技術說明與理論基礎。
Tau 法主張以「時間（τ）縮放」取代「幾何縮放」——傳統透過縮小電晶體尺寸的做法——並將其作為半導體與電子系統演進的根本最佳化原則。依華為框架，這一轉變呼應了如下現實：摩爾定律在 7 奈米節點之後已不再帶來顯著收益，而先進光刻技術的獲取能力已受到嚴重限制，且對多數晶片製造商而言在經濟上已難以承擔。Tau 法透過邏輯折疊、並持續提高電晶體密度等創新技術，系統性壓縮訊號傳播延遲，目標是在不主要依賴先進製程節點的前提下，實現持續的半導體演進。
該消息引發了立刻的市場反應：5 月 25 日，中國半導體類股大漲。中國集成電路（SMIC）股價接近漲停，華虹半導體逼近 20% 漲停，設備供應商 Triotech（688072.SH）與盛美上海（688082.SH）則出現顯著漲幅。
時間（τ）縮放取代幾何縮放
Tau 法從根本上重塑半導體產業的主要最佳化目標。它不再只聚焦於縮小電晶體尺寸，而是提出系統性降低特徵時間常數 τ——訊號在電子系統各層之間完成傳播所需的時間——使其從皮秒等級的電晶體切換，延伸到秒等級的資料中心工作負載回應。
在過去，半導體產業的首要任務圍繞一個目標：降低電晶體尺寸。戈登·摩爾在 1965 年觀察到，電晶體密度大約每兩年翻倍。十年後，羅伯特·丹納德的縮放理論補充了這一觀察，表明按比例降低電壓與尺寸可以維持恒定的電場強度。幾何縮放與丹納德縮放共同讓效能/功耗與效能/成本在近五十年內實現指數級改善。
依何庭波已發表的論文指出，這種產業「契約」已失去適用性。超越 7 奈米節點後，幾何縮放不再提供成比例的收益。在 2 奈米節點上進行先進晶片設計，其研發預算現已超過 10 億美元。對於像華為這樣缺乏最先進光刻設備存取能力的公司而言，這些限制來得更早，且後果更為嚴重。
過去六年，華為半導體團隊在行動 SoC、AI 加速器、系統架構與封裝等領域進行了深入研究。他們的結論是：答案不在於採用新的製程節點或電晶體架構，而在於從根本上改變最佳化目標本身。未來電子系統的發展不應追求幾何縮放，而應導向時間縮放——在堆疊的每一層之間系統性降低特徵時間常數 τ，從皮秒等級的電晶體切換到秒等級的資料中心回應時間。
依此原則，華為過去六年已成功設計並量產 381 顆晶片。公司將於今年秋季發布新的 Kirin 智慧型手機晶片，並全面落實邏輯折疊技術，同時帶來顯著提升的效能。
Omdia 的中國半導體分析董事何慧指出，Tau 法的原則是將高傳輸、低延遲的通訊網路理念套用到晶片內部，而非僅依賴先進製程節點來創造縮放空間並增加電晶體數量。她也進一步表示，鑑於先進製程的限制，華為將其技術優勢與通訊技術專長、以及改良的介電材料相結合，以突破物理限制並追求替代性的技術突破。
邏輯折疊作為核心技術
何庭波的論文指出，邏輯折疊是 Tau 法的核心技術落地。論文認為，摩爾定律的本質並非幾何上的縮減，而是能夠把最大影響帶給終端使用者的技術。更小的電晶體能提升系統效能，因為切換更快；更高密度的互連線能提升效能，因為訊號傳輸距離縮短；更高整合度能提升效能，因為資料跨越的界面更少。每一次技術世代的推進，本質上都是在壓縮時間——裝置層面從皮秒到奈秒、晶片層面從奈秒到微秒、系統層面從微秒到秒。空間縮放只是一種用於壓縮時間的工具。
因此，時間本身應該成為主要的量測標準。在堆疊的每一層——電晶體、電路、晶片與系統——都可以定義特徵時間常數 τ，而降低它則成為統一的最佳化目標。幾何縮放僅是眾多技術手段之一，而非唯一方法。
Albright Stonebridge Group 的合夥人兼副總裁、以及中國技術政策負責人保羅·特里奧洛（Paul Triolo）對 Tau 法的理解如下：華為的路徑很直接——未來半導體的進步不再主要取決於幾何尺寸縮減，而是將有效時間常數 τ 跨越裝置層、電路層、晶片層與系統層進行壓縮。在裝置層，這個機制降低電阻與電容；在電路層，則意味著採用三維「邏輯折疊」架構以縮短線長與訊號路徑；在晶片層，意味著硬體-軟體架構與矽共設計；在系統層，則意味著透過統一記憶體語意與緊密整合的 SuperPods，降低互連延遲。
就邏輯折疊本身，特里奧洛解釋道：華為將其描述為從傳統的二維佈局轉向垂直堆疊架構——多個邏輯層沿著 Z 軸向上折疊。華為的比喻：從單層房屋，轉向由電梯連接的多層建築。目標很直接：在不完全依賴電晶體尺寸縮減的情況下，縮短訊號傳播距離、縮短關鍵路徑，並提高有效電晶體密度，以實現效能提升。
依該論文，τ 縮放的首次量產規模測試發生在行動裝置應用上。智慧型手機 SoC 具有獨特特性：單一晶片就構成完整系統。多插槽並行架構無法實作；即便有數千個節點，也無法彌補連結速度偏慢的問題。對使用者交付的所有效能都來自於單一晶片，其僅耗用數瓦，且受限於手持裝置外形所帶來的散熱上限。
此外，2020 年之後，隨著先進製程節點的取得受到限制，關鍵問題變成：在製程節點固定的情況下，要如何在單一晶片上持續進行世代性的效能提升？
華為的答案是：邏輯折疊。邏輯折疊是一種設計方法，遵循時間縮放原則，將數位、類比與儲存電路劃分為垂直堆疊的主動層，進而在效能、功耗與面積之間實現協同最佳化。
何庭波表示，「Kirin 2026」智慧型手機晶片代表了邏輯折疊的首次成功落地。基於全新的自由邏輯設計原則，它從單層架構擴展至雙層架構，並在電晶體密度及相關指標上取得了大幅提升。他說：「我們取得了一系列僅靠先進製程技術單獨難以獲得的進展。」這些創新將持續在 2027 年及之後逐步進入量產晶片。
他也表示：「在接下來的十年裡，我們將持續朝向更全面的折疊前進，甚至包含多層折疊，並持續從裝置、電路、晶片到系統，最佳化整個堆疊的效能。」
特里奧洛指出，這一路線並非完全是技術上的新奇事物。半導體產業多年來一直在朝此方向努力：NVIDIA 的現有優勢不僅來自電晶體密度，還源自系統層級整合；AMD 將目光投入晶粒封裝堆疊與先進封裝；蘋果的 M 系列成功則大幅受益於記憶體在地化與硬體-軟體垂直整合。「華為的做法把這些趨勢加以萃取，並上升為一套面向後摩爾定律時代的完整解決方案，」特里奧洛說。
依該論文，行動 SoC 上的邏輯折疊在固定裝置節點下（製程技術不變）實現了 55% 的電晶體密度階躍式提升，以及 41% 的能源效率增益。論文預測，到 2031 年，電晶體密度將從 155 MT/mm²（每平方毫米的百萬顆電晶體）提升至 400+ MT/mm²，涵蓋裝置與電路層級。華為官方聲明指出：到 2031 年，基於 Tau 法的先進晶片將達到相當於 1.4 奈米製程技術的電晶體密度。
對中國半導體產業的影響
在全球半導體競爭中，由於先進光刻技術受限，中國半導體產業面臨最大的挑戰與壓力。然而，華為的 Tau 法與多款晶片原型，為中國半導體產業——以及全球半導體產業——在後摩爾定律時代實現持續演進提供了新的方向。
從 2020 年 5 月到 2026 年 5 月，華為設計並量產了 381 顆晶片，服務於行動裝置、人工智慧、汽車、工業與基礎設施等市場。在這個產品組合中，τ 縮放理論得到了驗證。
華為在其論文中表示，展望未來，CPU 核心頻率預計到 2029 年達到 4 GHz 及以上。Kirin SoC 能源效率預計在一般使用情境下，未來 3 到 5 年內提升超過兩倍。到 2035 年，AI 硬體整合預計提升超過 100 倍。
何庭波表示，從 2026 年到 2035 年，隨著大量探索性技術逐步產品化，電晶體密度將持續增加、運作頻率將持續成長，公司也將持續推出高性能智慧型手機晶片。他說：「我們的解決方案可行，而且效果很好。我們新晶片的效能能夠充分支撐與替代路徑之間的持續基準測試。」
談到未來半導體產業發展，何庭波表示：「未來一定屬於開放合作。在 Tau 法路徑下，我們期待與全球科學家、工程師與產業夥伴緊密合作，共同推進半導體與電子產業的發展。」
何慧評估，華為的披露本身就展現了態度：追求系統層級最佳化，而非純粹在物理極限上競爭，這是一種積極嘗試，當矽基摩爾定律接近根本極限時。
胡燕萍，上海財經大學卓越教授，專注於智慧科技產業與智慧經濟研究，將 Tau 法概括為本質上「打開」一種華為式晶片運算的空間-時間觀點：採用自由邏輯轉換原則、對時間常數進行物理最佳化、以邏輯折疊提升密度、以全堆疊協同提升效率、並以系統重構降低延遲。這代表一種不同於先前觀點的新框架，先前觀點偏重製程精度、DUV 多次曝光與良率，呈現的是多維度技術融合的演進特徵，而不只是單純的新增與最佳化。產業觀察者不僅應看邏輯折疊，還要理解這種自由邏輯設計理念的本質究竟代表什麼。
胡燕萍最後指出，Tau 法同時構成理論創新與實務探索。「隨著路徑不斷推進，它會逐步延伸更遠，走出熟悉的半導體產業圖景。」
常見問題
Q：Tau 法是什麼？它與摩爾定律有何不同？
A：Tau 法是華為於 2026 年 5 月 25 日正式宣布的提案。它主張以「時間（τ）縮放」（降低訊號傳播延遲）取代「幾何縮放」（縮小電晶體尺寸），作為半導體演進的指導原則。基於摩爾定律的核心是電晶體密度大約每兩年翻倍；在 7 奈米製程節點之後，它已不再提供成比例的收益。Tau 法透過在所有層級中系統性降低特徵時間常數 τ 來解決此問題——從電晶體切換（皮秒）到資料中心回應（秒）——使效能提升得以實現，而不主要依賴先進製程節點的推進。
Q：什麼是邏輯折疊？它是如何運作的？
A：邏輯折疊是 Tau 法的核心落地技術。它使設計從傳統的二維晶片佈局轉向三維垂直堆疊，在其中多個邏輯層沿著 Z 軸向上折疊。依華為的比喻，它類似從單層房屋轉向由電梯連接的多層建築。透過縮短訊號傳播距離、縮短關鍵路徑並提升有效電晶體密度，同時不依賴更小的製程節點，邏輯折疊實現效能提升。在固定製程節點下，華為的實作取得了 55% 的電晶體密度增幅與 41% 的能源效率增益。
Q：依 Tau 法，華為預測的效能提升有哪些？
A：依華為已發表的論文，CPU 核心頻率預計到 2029 年達到 4 GHz 及以上。在一般使用情境下，Kirin SoC 的能源效率預計在 3 到 5 年內提升超過兩倍。到 2035 年，AI 硬體整合預計提升超過 100 倍。到 2031 年，基於 Tau 法的先進晶片將達到相當於 1.4 奈米製程技術的電晶體密度。
