IBM 在 VLSI 2026 發表了一種名為 nanostack 的次 1 奈米晶片架構，在 0.7 奈米節點上容納了近 1000 億個電晶體。這種三維設計比 IBM 2021 年的 2 奈米晶片提升了高達 70% 的能源效率以及近兩倍的電晶體密度，針對人工智慧加速器工作負載，SRAM 縮放提升了 40%。IBM Research 預測 nanostack 架構可支援至少十年的持續半導體縮放，應對傳統二維縮小因量子穿隧和散熱等物理限制而面臨的日益增加的產業壓力。
IBM 推出三維 Nanostack 電晶體架構
此公告聚焦於 nanostack，這是一種在 IBM 位於紐約州奧爾巴尼的半導體研究設施開發的三維電晶體架構。該設計將電晶體垂直堆疊並交錯在兩個鍵合層中，使用超薄介電材料將其分隔。這種方法與 IBM 開創且業界廣泛採用的奈米片技術根本不同——奈米片在二維中壓縮特徵，而 nanostack 則在第三維中增加密度。
IBM Research 總監暨 IBM 院士 Jay Gambetta 表示：「我們不僅是製造更小的電晶體，而是正在重新發明晶片的建構方式，以提供顯著更多的運算能力和能源效率。」
Nanostack 晶片提供近 2 倍密度和 70% 能源效率提升
IBM 在 VLSI 2026 發表的技術成果報告顯示，與 IBM 2021 年的 2 奈米晶片相比：
- 近 2 倍電晶體密度
- 高達 50% 更高的效能
- 高達 70% 更高的能源效率
- SRAM 縮放提升 40%
SRAM 的增益對 AI 工作負載特別重要。晶片內記憶體頻寬是 AI 加速器的限制因素，更好的 SRAM 縮放讓晶片設計師能夠在不增加面積或功耗的情況下，在更靠近處理器的位置容納更多記憶體。
IBM 澄清 0.7 奈米節點命名反映密度世代
現代製程節點數字不再對應實際物理尺寸。IBM nanostack 設計中的電晶體通道層厚度約為 5 奈米，約 15 個矽原子。0.7 奈米的命名反映的是密度和效能世代，而非晶片每個特徵的直接測量值。IBM 直接承認了這一點，表示 nanostack 方法是透過垂直發展，而非將每個尺寸縮小到接近原子極限，從而實現次 1 奈米縮放預期的有效增益。
IBM 預測 Nanostack 支援持續十年的縮放
半導體產業面臨日益增加的壓力，因為傳統二維縮小遇到了量子穿隧、散熱和製造成本等物理限制。純粹微影技術改進所帶來的進展速度已經放緩。IBM 的做法是透過 3D 順序整合來增加密度，從而解決這個問題。該公司預測 nanostack 架構從現在起可以支援至少十年的持續縮放。
Techinsights 的 Dan Hutcheson 表示，這項發展為路線圖增添了「另外 10 到 15 年」。主要競爭對手如 Intel、Samsung 和 TSMC 正在追求相關的三維電晶體策略，包括互補式 FET 設計。IBM 的公告代表了在次 1 奈米門檻上經過驗證路徑的可行展示。
IBM 在奧爾巴尼設施與產業合作夥伴共同進行研究
IBM 與合作夥伴（包括 Lam Research、Tokyo Electron 和 SCREEN Semiconductor Solutions）共同進行這項工作。奧爾巴尼設施也將安裝來自 ASML 的高數值孔徑極紫外光微影工具，這是邏輯縮放下一階段所需的系統。IBM 另外宣布計劃成立 Anderon，這是一家獨立的量子晶圓廠，旨在商業規模製造量子晶圓。
IBM 認為五年內可達量產
nanostack 晶片目前仍是研究原型，但 IBM 確認其已展示了功能性 CMOS 反相器運作，具有預期的開關效能。IBM 認為最快可在五年內達到量產採用。這項公告並不表示即將發布產品——而是表示業界下一代硬體擁有可行的結構基礎。
常見問題
IBM 在 VLSI 2026 發表了什麼？
IBM 在 VLSI 2026 發表了一種名為 nanostack 的次 1 奈米晶片架構，在 0.7 奈米節點上容納了近 1000 億個電晶體，採用三維設計，將電晶體垂直堆疊在兩個鍵合層中。
IBM 的 nanostack 晶片與其 2021 年的 2 奈米晶片相比如何？
與 IBM 2021 年的 2 奈米晶片相比，IBM 的 nanostack 晶片提供了近 2 倍的電晶體密度、高達 50% 的效能提升、高達 70% 的能源效率提升，以及 SRAM 縮放 40% 的改善。
IBM 預測 nanostack 晶片何時能達到量產？
IBM 認為最快可在五年內達到量產採用，且 nanostack 架構預計可支援至少十年的持續半導體縮放。
