IBM presenta un chip Nanostack sub-1 nanómetro con 100 mil millones de transistores

IBM presentó una arquitectura de chips sub-1 nanómetro llamada nanostack, que integra casi 100 mil millones de transistores en el nodo de 0,7 nm, presentada en VLSI 2026. El diseño tridimensional ofrece hasta un 70% más de eficiencia energética y casi el doble de densidad de transistores en comparación con el chip de 2 nm de IBM de 2021, orientándose a cargas de trabajo de aceleradores de inteligencia artificial con una mejora del 40% en la escalabilidad de SRAM. IBM Research proyecta que la arquitectura nanostack respalda al menos una década de escalado continuo de semiconductores, abordando la creciente presión de la industria a medida que la reducción bidimensional tradicional choca con limitaciones físicas como el túnel cuántico y la disipación de calor.

IBM presenta la arquitectura de transistores tridimensional Nanostack

El anuncio se centra en nanostack, una arquitectura de transistores tridimensional desarrollada en la instalación de investigación de semiconductores de IBM en Albany, Nueva York. El diseño apila y escalona transistores verticalmente en dos capas unidas, utilizando un material dieléctrico ultrafino para separarlas. Ese enfoque difiere fundamentalmente de la tecnología de nanoláminas que IBM pionerizó y que la industria en general adoptó —las nanoláminas comprimían las características en dos dimensiones, mientras que nanostack añade densidad en una tercera.

«No solo estamos haciendo transistores más pequeños, estamos reinventando cómo se construyen los chips para ofrecer drásticamente más potencia y eficiencia energética», afirmó Jay Gambetta, Director de IBM Research e IBM Fellow.

El chip Nanostack ofrece casi el doble de densidad y un 70% de ganancia en eficiencia energética

Los resultados técnicos publicados por IBM, presentados en VLSI 2026, reportan lo siguiente en comparación con el chip de 2 nm de IBM de 2021:

• Casi el doble de densidad de transistores
• Hasta un 50% más de rendimiento
• Hasta un 70% más de eficiencia energética
• Una mejora del 40% en la escalabilidad de SRAM

La ganancia en SRAM es especialmente relevante para cargas de trabajo de IA. El ancho de banda de memoria dentro del chip es un factor limitante para los aceleradores de IA, y una mejor escalabilidad de SRAM permite a los diseñadores de chips integrar más memoria más cerca del procesador sin aumentar el área ni el consumo energético.

IBM aclara que la designación del nodo de 0,7 nm refleja la generación de densidad

Los números de nodo de proceso modernos ya no corresponden a dimensiones físicas literales. Las capas de canal del transistor en el diseño nanostack de IBM miden aproximadamente 5 nanómetros de grosor, o alrededor de 15 átomos de silicio. La designación de 0,7 nm refleja la generación de densidad y rendimiento, no una medición directa de cada característica del chip. IBM lo reconoció directamente, afirmando que el método nanostack ofrece las ganancias efectivas esperadas del escalado sub-1 nm al ir en vertical en lugar de reducir cada dimensión hasta límites atómicos.

IBM proyecta que Nanostack respalda una década de escalado continuo

La industria de semiconductores ha enfrentado una presión creciente a medida que la reducción bidimensional tradicional choca con limitaciones físicas, incluidos el túnel cuántico, la disipación de calor y el costo de fabricación. El ritmo de las ganancias provenientes de mejoras puramente litográficas se ha desacelerado. El enfoque de IBM aborda esto agregando densidad mediante integración secuencial 3D. La compañía proyecta que la arquitectura nanostack puede respaldar al menos una década de escalado continuo a partir de este punto.

Dan Hutcheson de Techinsights afirmó que el desarrollo sitúa «otros 10 o 15 años en la hoja de ruta». Competidores importantes como Intel, Samsung y TSMC están impulsando estrategias relacionadas de transistores tridimensionales, incluidos diseños FET complementarios. El anuncio de IBM representa una demostración funcional de un camino verificado en el umbral sub-1 nm.

IBM realiza investigación en la instalación de Albany con socios industriales

IBM realiza este trabajo junto con socios como Lam Research, Tokyo Electron y SCREEN Semiconductor Solutions. La instalación de Albany también albergará una herramienta de litografía ultravioleta extrema de alta apertura numérica de ASML, un sistema necesario para la próxima fase del escalado lógico. IBM anunció por separado planes para formar Anderon, una fundición cuántica independiente destinada a fabricar obleas cuánticas a escala comercial.

IBM ve un camino hacia la producción en cinco años

El chip nanostack sigue siendo un prototipo de investigación, aunque IBM confirmó que ha demostrado el funcionamiento de inversores CMOS con el rendimiento de conmutación esperado. IBM ve un camino hacia la adopción en producción en tan solo cinco años. El anuncio no indica un lanzamiento inminente de producto —señala que la próxima generación de hardware de la industria tiene una base estructural viable.

Preguntas frecuentes

¿Qué presentó IBM en VLSI 2026?

IBM presentó una arquitectura de chips sub-1 nanómetro llamada nanostack en VLSI 2026, que integra casi 100 mil millones de transistores en el nodo de 0,7 nm con un diseño tridimensional que apila transistores verticalmente en dos capas unidas.

¿Cómo se compara el chip nanostack de IBM con su chip de 2 nm de 2021?

El chip nanostack de IBM ofrece casi el doble de densidad de transistores, hasta un 50% más de rendimiento, hasta un 70% más de eficiencia energética y una mejora del 40% en la escalabilidad de SRAM en comparación con el chip de 2 nm de IBM de 2021.

¿Cuándo proyecta IBM que el chip nanostack llegará a producción?

IBM ve un camino hacia la adopción en producción en tan solo cinco años, con la arquitectura nanostack proyectada para respaldar al menos una década de escalado continuo de semiconductores.