A vaga de IA está a impulsionar uma mudança no panorama da indústria de semicondutores. A tecnologia avançada de empacotamento, que antes era vista como uma etapa tardia de fabrico, já ganhou destaque e tornou-se uma parte crucial da cadeia de fornecimento de chips de IA. À medida que a taxa de preço médio das wafers da TSMC CoWoS ultrapassa os 10.000 dólares, equiparando-se ao processo avançado de 7 nm, a indústria de packaging e testing está a passar de uma concorrência de “baixa margem bruta” para um campo competitivo de “alto valor”.
Ao mesmo tempo, o Intel EMIB está a surgir silenciosamente e a concorrência no mercado de empacotamento avançado começa também a mostrar mudanças subtis.
CoWoS já não é apenas um processo da etapa tardia; reavaliação da fixação de preços do empacotamento
No passado, o empacotamento era visto como uma parte do processo de fabrico de chips com menor valor agregado. Contudo, à medida que as exigências dos chips de IA em termos de densidade de computação e largura de banda de memória aumentam rapidamente, essa perceção foi totalmente invertida. Segundo o Economic Times (工商時報), através de arquiteturas de empacotamento 2.5D e 3D, combinando tecnologias de empilhamento de chips (die stacking) e integração heterogénea, o empacotamento avançado está a tornar-se um caminho-chave para continuar a Lei de Moore, determinando diretamente o desempenho, o consumo de energia e a arquitetura do sistema dos chips de IA.
Os dados de mercado provam ainda mais esta reavaliação de preços. Os intervenientes da indústria de chips indicam que o preço médio de venda de uma única wafer CoWoS ronda os 10.000 dólares, já ao nível do processo avançado de 7 nm.
Em simultâneo, o empacotamento avançado não depende de máquinas EUV com custos na ordem dos 100 milhões de dólares; o investimento de capital é relativamente mais baixo. Com a introdução de equipamentos de fabricantes taiwaneses como (3131), ASE (6640), Wanrun (6187), forma-se uma estrutura de lucros de “preço de encomenda elevado, depreciação baixa”, e o potencial da margem bruta está a aproximar-se rapidamente dos processos avançados.
A mudança no modelo de negócio da TSMC; a fatia do empacotamento na receita continua a subir
O boom do empacotamento avançado está também a mudar fundamentalmente o modelo de negócio da TSMC. Em 2025, o empacotamento avançado já representava cerca de um décimo da receita total da TSMC, e esse número continua a aumentar com a procura crescente por chips de IA. O posicionamento da TSMC está a transitar gradualmente de “fabricação por encomenda de wafers” para “serviços de integração a nível de sistema”, ampliando significativamente o valor estratégico da etapa de empacotamento.
A velocidade de expansão de capacidade reflete ainda mais a confiança do mercado. Analistas estimam que a capacidade de empacotamento avançado da TSMC atinja cerca de 1,3 milhões de wafers em 2026 e desafie 2 milhões em 2027, enquanto o lado da oferta se esforça ao máximo para acompanhar a lacuna de procura.
No planeamento tecnológico, a TSMC também está a avançar ativamente com a pilha tridimensional SoIC e a plataforma de integração COUPE de fotónica de silício. Ao integrar a computação e as comunicações ópticas na mesma arquitetura de empacotamento através do empacotamento optoeletrónico comum (CPO), reduz-se ainda mais o consumo de energia e melhora-se a eficiência de transmissão.
A ascensão do Intel EMIB: o que pensam os analistas sobre a concorrência no mapa do empacotamento?
Ao mesmo tempo, o analista Jukan da Citrini, num post recente na plataforma social X, revelou que um grande número de engenheiros seniores está a ser, alegadamente, integrado de forma faseada nas equipas de empacotamento avançado do Intel EMIB, prevendo-se que o EMIB consiga conquistar uma determinada quota de mercado.
O utilizador @christophauto também mencionou, na sua resposta, as atuais limitações do gargalo de expansão do CoWoS. Apontou que, quando a camada intermediária de silício de grande área utilizada no CoWoS é aplicada para aumentar o tamanho das máscaras, a dificuldade e o custo da junção das máscaras (reticle stitching) aumentarão rapidamente e afetarão a taxa de rendimento; além disso, a área da camada intermediária de silício aumentará após a ampliação, elevando o risco de arqueamento (warpage). Em simultâneo, ao cortar uma wafer circular para formar uma camada intermediária quadrada, existe, por natureza, um problema de desperdício de área difícil de evitar.
Em contrapartida, o EMIB elimina a necessidade de uma camada intermediária de silício de grande área, utilizando uma arquitetura com pequenas pontes de silício embutidas num substrato orgânico, oferecendo maior flexibilidade. Uma vez introduzido um substrato de vidro, a estabilidade térmica melhora ainda mais, destacando-se a competitividade de custos.
No entanto, a desvantagem é que a área das pontes de silício do EMIB e a densidade de interligações limitam a largura de banda das ligações; a distância de transmissão é maior e o atraso é ligeiramente superior ao do CoWoS. Para os fabricantes de GPU com exigências extremamente exigentes de largura de banda, isso é uma falha difícil de contornar. Além disso, a TSMC está também a desenvolver ativamente a tecnologia de empacotamento a nível de painel CoPoS (panel-level packaging) para contornar diretamente as limitações da junção de máscaras e do desperdício de wafers, substituindo wafers circulares por painéis retangulares. Espera-se que entre em produção em massa o mais cedo entre 2028 e 2029.
(Chen Liwu, o verdadeiro deus supremo! Citrini, para a Intel: “o relatório de resultados mais excecional deste ano”; espera herdar a procura de transbordo da CoWoS da TSMC)
Concorrência e cooperação em paralelo; o trono do CoWoS dificilmente será abalado a curto prazo
No que diz respeito às relações concorrenciais ao nível de aplicações, o CoWoS é mais bem acolhido em cenários de treino de IA com elevada procura de largura de banda, como a ligação profunda com a Nvidia Blackwell e com a arquitetura de próxima geração Rubin. O EMIB, por sua vez, graças à vantagem de custos e à flexibilidade de empacotamento de grandes dimensões, foi ganhando gradualmente espaço nos mercados de inferência e de ASICs desenvolvidos internamente por operadores cloud, como o plano da Google para introduzir o TPU v9 em 2027.
Contudo, entre o CoWoS da TSMC e o Intel EMIB não existe apenas uma relação de concorrência simples. A TSMC já revelou, na sua apresentação anterior a analistas, que vai abrir o fornecimento de chips de computação para serem usados no empacotamento Intel EMIB, criando uma complementaridade de divisão de trabalho entre upstream e downstream.
A concorrência neste empacotamento avançado, na essência, é um processo de maturação por camadas no rumo do mercado: no topo, os cenários de treino de GPU são liderados pelo CoWoS; a inferência e o mercado de ASIC são dominados pelo EMIB. O trono da TSMC continua sólido a curto prazo, mas a remodelação do mapa do empacotamento está prestes a começar.
Este artigo, em que o preço médio das wafers CoWoS ultrapassa 10.000 dólares e o empacotamento avançado se torna o novo motor de lucros da TSMC, surgiu pela primeira vez em Cadeia de Notícias ABMedia.
