AI làn sóng thúc đẩy sự thay đổi bản đồ ngành công nghiệp bán dẫn, công nghệ đóng gói tiên tiến từng được xem là phần công đoạn sau cùng, nay đã vươn lên thành một phần trọng điểm trong chuỗi cung ứng chip AI. Khi giá niêm yết trung bình wafer CoWoS của TSMC vượt 10.000 USD, tương đương với quy trình tiên tiến 7nm, ngành đóng gói và thử nghiệm đang chuyển từ lĩnh vực cạnh tranh “biên lợi nhuận thấp” sang lĩnh vực “giá trị cao”.
Đồng thời, Intel EMIB lặng lẽ trỗi dậy, cục diện cạnh tranh của thị trường đóng gói tiên tiến cũng bắt đầu xuất hiện những biến đổi tinh tế.
CoWoS không còn chỉ là công đoạn sau cùng, định giá công nghệ đóng gói được đánh giá lại
Trước đây, việc đóng gói được xem là phần gia tăng giá trị thấp hơn trong quy trình sản xuất chip. Tuy nhiên, khi yêu cầu của chip AI về mật độ tính toán và băng thông bộ nhớ tăng vọt, nhận thức này đã bị lật ngược hoàn toàn. Thời báo Công Thương chỉ ra rằng, thông qua kiến trúc đóng gói 2.5D và 3D, kết hợp công nghệ xếp chồng chip và tích hợp dị chất, đóng gói tiên tiến đang trở thành một lộ trình then chốt để duy trì định luật Moore, qua đó sẽ trực tiếp chi phối hiệu năng, mức tiêu thụ điện năng và kiến trúc hệ thống của chip AI.
Dữ liệu thị trường còn chứng minh rõ hơn cho việc đánh giá lại định giá này. Các bên trong ngành chip cho biết, giá bán trung bình wafer CoWoS cho từng chip khoảng 1 vạn USD, đã tương đương với quy trình tiên tiến 7nm.
Cùng lúc đó, đóng gói tiên tiến không cần dựa vào các máy EUV có giá lên tới hàng trăm triệu USD, nên chi tiêu vốn tương đối thấp; kết hợp việc đưa thiết bị của các công ty Đài Loan như 弘塑 (3131), 均華 (6640), 萬潤 (6187)… vào, hình thành cấu trúc lợi nhuận “giá đặt cao, khấu hao thấp”, tiềm năng biên lợi nhuận gộp đang nhanh chóng tiến gần tới các quy trình tiên tiến.
Mô hình kinh doanh của TSMC thay đổi, tỷ trọng doanh thu từ đóng gói tiếp tục tăng
Sự trỗi dậy của đóng gói tiên tiến cũng đang thay đổi tận gốc mô hình kinh doanh của TSMC. Tỷ trọng đóng gói tiên tiến trong tổng doanh thu của TSMC năm 2025 đã đạt khoảng một phần mười, và con số này đang tiếp tục tăng theo nhu cầu chip AI. Định vị của TSMC đang dần chuyển từ “gia công wafer truyền thống” sang “dịch vụ tích hợp cấp hệ thống”, giá trị chiến lược của khâu đóng gói được khuếch đại đáng kể.
Tốc độ mở rộng công suất càng phản ánh niềm tin của thị trường. Giới phân tích dự đoán, công suất đóng gói tiên tiến của TSMC năm 2026 khoảng đạt 1,3 triệu wafer, năm 2027 sẽ thách thức mức 2 triệu wafer, phía cung đang nỗ lực hết sức để đuổi kịp khoảng trống nhu cầu.
Về bố trí kỹ thuật, TSMC cũng tích cực thúc đẩy nền tảng tích hợp SoIC xếp chồng 3D và COUPE quang tử, thông qua quang điện đồng đóng gói (CPO) để tích hợp tính toán và truyền thông quang trong cùng một kiến trúc đóng gói, từ đó tiếp tục giảm mức tiêu thụ điện năng, nâng cao hiệu suất truyền dẫn.
Intel EMIB trỗi dậy, các nhà phân tích nhìn nhận bản đồ đóng gói cạnh tranh như thế nào?
Đồng thời, nhà phân tích Citrini Jukan gần đây đăng bài trên nền tảng cộng đồng X, tiết lộ rằng một lượng lớn các kỹ sư dày dạn kinh nghiệm được cho là đang lần lượt gia nhập đội ngũ đóng gói tiên tiến của Intel EMIB, dự kiến EMIB có khả năng giành được một phần thị phần nhất định.
Người dùng @christophauto cũng đề cập trong phần trả lời rằng CoWoS hiện đang có “nút thắt” mở rộng. Họ chỉ ra rằng, khi wafer silicon trung gian diện tích lớn được sử dụng trong CoWoS để mở rộng kích thước mặt nạ, độ khó và chi phí của việc ghép mặt nạ (reticle stitching) sẽ tăng nhanh và ảnh hưởng đến tỷ lệ đạt (yield). Diện tích lớp silicon trung gian cũng sẽ tăng thêm sau khi phóng đại, làm tăng rủi ro cong vênh (warpage). Đồng thời, việc cắt wafer hình tròn để tạo lớp trung gian hình chữ nhật vốn đã tồn tại vấn đề lãng phí diện tích khó tránh khỏi.
So với đó, EMIB loại bỏ lớp silicon trung gian diện tích lớn, dùng cấu trúc nhét các “cầu silicon” nhỏ vào đế nền hữu cơ, nên độ linh hoạt cao hơn; một khi đưa vào nền thủy tinh, độ ổn định nhiệt được nâng thêm, và năng lực cạnh tranh về chi phí càng nổi bật.
Tuy nhiên, nhược điểm là diện tích cầu silicon và mật độ đi dây của EMIB bị giới hạn, nên băng thông liên kết bị giới hạn, khoảng cách truyền dài hơn và độ trễ cao hơn đôi chút so với CoWoS; đối với các nhà sản xuất GPU vốn có nhu cầu băng thông cực kỳ khắt khe thì đây là điểm “khó chịu” lớn. Ngoài ra, TSMC cũng đang tích cực nghiên cứu công nghệ CoPoS (đóng gói cấp tấm) để giải quyết, bằng cách thay tấm panel hình chữ nhật cho wafer hình tròn, trực tiếp hóa giải các ràng buộc về ghép mặt nạ và lãng phí wafer; dự kiến sớm nhất đến giai đoạn 2028–2029 mới vào sản xuất hàng loạt.
(Trần Lập Vũ phong thần! Citrini kỳ vọng Intel “báo cáo tài chính xuất sắc nhất năm nay” và mong tiếp nối nhu cầu lan tỏa của TSMC CoWoS)
Cạnh tranh và hợp tác song song, ngai vàng của CoWoS khó lung lay trong ngắn hạn
Về mối quan hệ cạnh tranh ở tầng ứng dụng, CoWoS được đón nhận trong các kịch bản huấn luyện AI có nhu cầu băng thông cao, như sự gắn kết sâu giữa Nvidia Blackwell và kiến trúc Rubin thế hệ tiếp theo. EMIB nhờ ưu thế chi phí và độ linh hoạt của đóng gói kích thước lớn, đang dần giành được chỗ đứng trong thị trường ASIC tự phát triển của các đơn vị suy luận và dịch vụ đám mây, như Google dự kiến triển khai TPU v9 vào năm 2027.
Tuy nhiên, giữa TSMC CoWoS và Intel EMIB không phải chỉ là quan hệ cạnh tranh đơn thuần. TSMC tại cuộc họp công bố triển vọng trước đó cũng đã tiết lộ rằng sẽ mở để cung cấp chip tính toán cho Intel sử dụng trong đóng gói EMIB, hình thành sự bổ sung phân công giữa thượng nguồn và hạ nguồn.
Cuộc cạnh tranh của đóng gói tiên tiến này, xét về bản chất, là quá trình thị trường tiến tới sự trưởng thành theo từng lớp: các kịch bản huấn luyện GPU ở tầng trên do CoWoS dẫn dắt, còn các thị trường suy luận và ASIC thì do EMIB chiếm lĩnh. Ngai vàng của TSMC trong ngắn hạn vẫn vững, nhưng việc tái định hình bản đồ đóng gói mới chỉ bắt đầu.
Bài viết này lần đầu xuất hiện trên 鏈新聞 ABMedia: giá niêm yết trung bình wafer CoWoS của TSMC vượt 10.000 USD, đóng gói tiên tiến là động cơ lợi nhuận mới của TSMC.
